摘要：基于CSMC 180 nm CMOS工艺,设计了一款8位逐次逼近（SAR）A/D转换器芯片。采用了改进型的DAC结构,不仅解决了最高位电容对SAR ADC速度的影响,而且提高了高速动态锁存比较器电路的效率。仿真结果表明,在输入信号为25 MHz、采样频率51 MS/s的条件下进行仿真,该A/D转换器的功耗为0.61 m W,FOM值为89 f J/conv,信号噪声失真比（SNDR）为44.34 d B,无散杂动态范围（SFDR）为51.6 d B,有效位数（ENOB）为7.07 d B。在固定单位电容的结构中,只在差分结构两端最高位各增加一个寄存器资源的条件下,以增加0.05 m W的功耗代价,使速度相对于传统结构提高了一倍。
分类：期刊> 自然科学与工程技术> 信息科技> 无线电电子学
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关键词：高速 逐次逼近adc 电容分裂 msb电容减小
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